NCverilog做后访报timing violation 求指导！

今天用ncverilog加入sdf和PR后的网标进行仿真，发现会报很多timing violation。在看了下log文件后，发现有很多warning：

我的理解是ncverilog自动把负值转成0来处理，这样导致了时序变差。
请教各位大侠，有没有什么好的方法或者命令使ncverilog不要把负值转成0而是直接使用负值?

不要加“+no_neg_tchk”选项

   我没有加这个选项。加了neg_tchk这个选项 也还是不行 没有变化

   我怀疑是负值变为0后使得时序变差了，怎么改啊?

:):):):):):):):):):):):):):)

   有好的解决办法吗?我现在很着急...

不知道你仿真用的哪个的verilog库，像smic的有neg的库

    smic的neg库和正常的库有什么区别?谢谢！