ibrary verilog; use verilog.vl_types.all，怎么没有见过.

这个程序开头怎么是
library verilog;
use verilog.vl_types.all，怎么没有见过。在工程中编译怎么说好像是库没有。是不是要加库文件。怎么加Error (10481): VHDL Use Clause error at adder.vhd(2): design library "verilog" does not contain primary unit "vl_types"错误提示。该怎么修改啊.以下是程序：library verilog;
use verilog.vl_types.all;
entity adder is
    port(
        clk             : in     vl_logic;
        reset_top       : in     vl_logic;
        reset_control   : in     vl_logic;
        enable          : in     vl_logic;
        data_rom_in     : in     vl_logic_vector(2 downto 0);
        data_ram_in     : in     vl_logic_vector(13 downto 0);
        read_rom_o      : out    vl_logic;
        addr_rom_o      : out    vl_logic_vector(2 downto 0);
        read_ram_o      : out    vl_logic;
        addr_ram_o      : out    vl_logic_vector(2 downto 0);
        sum0            : out    vl_logic_vector(19 downto 0);
        sum1            : out    vl_logic_vector(19 downto 0);
        tanh_o1         : out    vl_logic_vector(5 downto 0);
        tanh_o2         : out    vl_logic_vector(5 downto 0);
        tanh_o3         : out    vl_logic_vector(5 downto 0);
        tanh_o4         : out    vl_logic_vector(5 downto 0);
        tanh_o5         : out    vl_logic_vector(5 downto 0);
        tanh_o6         : out    vl_logic_vector(5 downto 0);
        tanh_o7         : out    vl_logic_vector(5 downto 0);
        tanh_o8         : out    vl_logic_vector(5 downto 0);
        finish_o        : out    vl_logic
    );
end adder;

goood

谁知道啊