大家来讨论一下异步fifo格雷码采集的问题

通常在异步fifo设计当中需要将一个时钟域的二进制码转换为格雷码，另外一个时钟采这个码，现在的问题是这个格雷码是不是必须要寄存器输出?如果不是寄存器输出而是组合逻辑输出，另外的时钟域采这个码的时候是不是会出什么问题?
欢迎大家来讨论一下！

用寄存器存住组合逻辑的值是同步设计的基本。如果不存住组合逻辑的值，当采样周期还没有到而组合逻辑的输入又发生变化的时候采样就会出现错误

楼上说得很好,是这样的

他的回答很正确

领会~

小编可以看看sun-burst上的论文，讲异步fifo的

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学习了！