问个xilinx fpga I/O连接的问题。

由于一些原因，要实现这样的电路。
在fpga上实现电路A，再把电路A的所有信息，包括布局布线，复制，平移到fpga上的空闲地方，生成电路B,C,D......
复制平移这一步，转成xdl之后，用脚本比较容易实现。
但是在I/O这里，每个电路的输入其实一样的，可以共用I/O，但是想不出一个简单的办法实现
求方法

搞不懂你要干什么 但是我感觉你把FPGA和C语言等软件搞混了
你是例化多次子模块 还是 资源重用

同上 没看懂

这么做是为了布线
比如信号a通过路径1到达输出，信号b通过路径2到达输出。路径1,2在fpga里布线长度走向之类的，肯定是不相等的。
完整的复制一遍布局布线的信息，让a通过路径2到输出，信号b通过路径1到输出。
这样虽然会用两倍的资源，但是负载基本均等。

    这个可以靠约束解决，就算根据你说的这么做，由于温度等原因，延时也不可能绝对相等

想法很好，实现很难

这个还是很麻烦的吧,但是依靠约束可以达到大致一样

   用约束怎么解决呢?