verilog：warning： tristates replaced by pull-up

output regled；reg [7:0] regled;regled<=8'bzzzzzzz1;如上语句，定义了一个8位的寄存器作为输出，我的目的是当其中以为输出高低平的时候其他位呈高阻态。结果出现如标题所述的warning。请问下出现这个warning还能按照我原来的想法输出时呈高阻态吗?如果不是高阻，那是什么状态?

嗯，我也遇到同样的问题，请求各位指点！

没人知道呀?

verilog描述高阻的管脚可以这样做：
inout [6:0] regled;
output regled0;
wire [6:0] regled = regled0 ? 7'bzzzzzzz : 7'h0;