又来问个dc综合中module的问题了

是这样的，一个.v文件，只有一个module。但是综合的时候，最后输出verilog格式的网表时候。会自动的生成一些比如加法器的子module。
我想去掉这些，只用一个module表示综合出来的网表。怎么做?
ungroup好像对这种情况不起作用

自己查了一下，好像解决了，compile -ungroup_all
各位，是不是这样?

方法应该不是这个,如果你在综合时还有其它module,也会被ungroup,
另外,我觉得综合器这样做还是有好处的,这样给加法器,甚至在其它地方的乘法器...提供了一个boundry,
小编可以试试不用synthetic_library,