前端设计求教
时间：10-02
整理：3721RD
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小弟碰到一个小问题,请各位指教一下:一个由低电平转化为持续高电平的信号a;
由于a是个持续的高电平,我想由a只输出一个时钟(clk)脉冲宽信号b;
请问该如何进行设计编程呢?请各位指导一下,谢谢.
由于a是个持续的高电平,我想由a只输出一个时钟(clk)脉冲宽信号b;
请问该如何进行设计编程呢?请各位指导一下,谢谢.
reg flag;
reg b;
always @(posedge clk or negedge rst_n) begin
if(！rst_n) begin
b<=1'b0;
flag<=1'b1;
end
else if(flag==1‘b1 && a ==1'b1)
begin
b<=1'b1;
flag<=1'b0;
end
else b<=1'b0;
end
多谢大侠指点了,,我知道了
电平检测电路
求电路结构图.......
reg a_dly;
wire b;
always @(posedge clk or negedge rst_n) begin
if(！rst_n) begin
a_dly<=1'b0;
end
else
a_dly<=a;
end
wire b = a & ！a_dly；
自己综合一下就有了，太懒惰了。
号问题啊