微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 如何产生延迟

如何产生延迟

时间:10-02 整理:3721RD 点击:
我要做一个延迟模块,时钟是40mhz,输入信号是A,现在需要让A延迟8us输出来用。请教各位大牛有什么好办法?谢谢

坐等高手

你这个问题也好解决,但是搞不明白的是 为什么要延时8us这么长的时间, 你就用40M的时钟做计数器,计8us后和输入信号做逻辑把输入信号释放出来就可以了



    具体怎么做逻辑呀,想了很多就是想不出来

你需要弄明白  A的最小宽度



   这样挺好的

直接分频成1us的电路谈后延时8个周期

计数器,没得其他做法,否则都不全面。

还有就是PLL移相,太浪费。



    具体该怎么做

如果信号位宽大,消耗就大的很!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top