求助大牛，将代码固化到rom里，这样的verilog代码该怎么写？
时间：10-02
整理：3721RD
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我打算把代码固化到rom里，流片形成硬逻辑。这样写对吗?是否必须写成时序电路呢?
module irom(clkin,irom_addr,irom_data_out);
input clkin;
input [15:0]irom_addr;
output [7:0]irom_data_out;
reg [7:0]memory [8'hff:0];
wire[7:0] irom_data_out;
wire clkin;
wire [15:0]irom_addr;
always @(posedge clkin)
begin
memory[0]<=8'h02;
module irom(clkin,irom_addr,irom_data_out);
input clkin;
input [15:0]irom_addr;
output [7:0]irom_data_out;
reg [7:0]memory [8'hff:0];
wire[7:0] irom_data_out;
wire clkin;
wire [15:0]irom_addr;
always @(posedge clkin)
begin
memory[0]<=8'h02;
这样上电之后memory[0]就是 8'h02了吧
求解释。