DC综合中create_generated_clock问题

询问各位大大关于DC综合中create_generated_clock问题
我在脚本里这样写的
create_clock -name pclk -period 10 -waveform [list 0 5] [get_ports pclk]
create_generated_clock -name clock_out -source pclk -divide_by 2  [get_pins uA/clock_out]
其中pclk 是主时钟，clock_out 是经过pclk处理以后的时钟，本来目的想让DC不要分析pclk 和clock_out 之间的路径的，结果DC的报告：
  Startpoint: ua/Y_REG_0_
              (rising edge-triggered flip-flop clocked by clock_out)
  Endpoint: ua/G_MUL2_REG_16_
            (rising edge-triggered flip-flop clocked by clock_out)
  Path Group: clock_out
  下面的全用clock_out进行分析了，本来是想用pclk ，为啥会这样，有没有什么方法让DC不要分析pclk 和clock_out 之间的路径，给个具体的语句，非常感谢！

具体语句记不太清楚了，好像是set_false_path from clk1 to  clk2
或者set_asynchronous_group语句，具体可以查一下DC ug

set_false_path -from pclk -to clock_out
set_false_path -from clock_out -to pclk

谢谢你的回答，但是还有一个问题就是，我用了下面一句话：
    create_generated_clock -name clock_out -source pclk -divide_by 2  [get_pins uA/clock_out]
然后DC后面的所有分析都是用的clock_out 了，我想它用pclk分析该怎么写?谢谢！

没人回答嘛?在线等呀，谢啦！

Startpoint: ua/Y_REG_0_
              (rising edge-triggered flip-flop clocked by clock_out)
  Endpoint: ua/G_MUL2_REG_16_
            (rising edge-triggered flip-flop clocked by clock_out)
这好像是真的路径呀

可能的原因：
1）：你的两个clock"pclk"/ "clk_out"经过一些逻辑（比如MUX）后，传到ua/Y_REG_0_   /  ua/G_MUL2_REG_16_ 。
2）：create_generated_clock 没有加 “-add” option.
3）：timing_enable_multiple_clocks_per_reg 没有设置成"true". (在DC下，用echo $timing_enable_multiple_clocks_per_reg 查看这个DC 综合环境变量的值)

谢谢各位的回答