SR-latch
时间：10-02
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看书的时候遇到这个问题Develop a testbench and verify a gate-level model of an SR-latch，SR-latch是什么?
SR锁存器，==|||
一种方案
module rslatch (
input r, s, g, d,
output reg q
);
always @(r, s, g, d)
if (r) q = 1'b0;
else if (s) q = 1'b1;
else if (g) q = d;
endmodule
learn,3q
r是啥信号?
r means reset
SRlatch好像没有D输入吧
你是对的，我错了，应该是这样