FPGA软件ISE软件模板怎样修改？
时间：10-02
整理：3721RD
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xilinx FPGA设计软件的时候，如果想写一个新模块的时候在写了命名后软件会自动生成一个verilog模块包含头文件信息，如果想修改模板里面的内容可以吗?也就是说想事先把头顶上那些信息完善好，这样就不用每次都手动写上了，想知道可行不。
等待大侠解释。呵呵