请教高手 DC综合纯组合电路

我用移位-加的方法自己用verilog写了一个16位x13位的乘法器，现在是纯组合电路。用DC进行综合，想看看这个乘法器能跑多快，占多大面积。
1)不加任何约束，DC综合报告中看，面积比较小，时间比较长；
2)加上时序约束，能跑到7ns，这时候时间裕量正好是0，但是面积增加了好几倍。
3）用同样的流程综合disignware里的乘法器，没有这样的现象，加不加时序约束面积变换不大。
初学DC，请高手指点，解释一下这是为什么?O(∩_∩)O谢谢！

速度换面积，加了约束，电路跑的快，面积自然要增大。
desingware是DC自带的电路结构，基本上都是最优了的。

designware是synopsys的硬核，其网表已经确定了，没有优化的地方了。所以加不加约束都是一样。

如果你做的乘法器完全是门级电路的体现，比如完全用and, or, full adder ,half adder等门电路搭出来，那你综合出来的，不管怎么约束，netlist应该是一致的。
如果你在乘法器里面用了一些运算符，比如+,-,那不同约束综合出来的netlist可能有差异，当然面积也有差异

上面是正解！

学习了，呵呵

    哦，原来是这样啊，大家都说designware 里的非常优化了，但是都不知道为什么。继续好好学习乘法器设计。O(∩_∩)O谢谢~

designware里面的约束不同，结构也不同的。面积相差很大的。你可以试试看，比如除法器，约束不同，那关键路径长度不同，加法器链的长度就不同。

谢谢分享~

学习了，哈哈哈