微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 关于门时钟的问题

关于门时钟的问题

时间:10-02 整理:3721RD 点击:
set_propagated_clock [all_clocks]   在综合的时候不需要加到脚本里面,但是在做PT分析时需要的,不知道是不是这样,谢谢

好像是的。请高手指点了。

set_propagated_clock这个指令在CTS后使用,意义为用真实的时钟路径进行时序计算。在CTS前因为时钟路径未确定,工具用预估的时钟路径延时来进行时序计算,此时时钟路径预估值可以用set_clock_latency -min/max或故意增大的set_clock_uncertainty(CTS后减小)来设置。
CTS前包括综合、布局;CTS后包括布线。PT时输入的是布完线的版图,因此需要set_propagated_clock

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top