vhdl when else "--------"

平时少用vhdl，看到一条这样的语句
data <= data1 when condition1 else
             data2 when condition2 else
             "--------";
请问这个"--------"是代表什么?
综合后会出什么样的电路
谢谢

应该是保持吧；仿一下不就行了。