FPGA间LVDS传输。

很简单，发送一个测试图案，接收方进行反馈给发送方，然后再发送正常图案

很简单，发送一个测试图案，接收方进行反馈给发送方，然后再发送正常图案

不明白你说的同步不了是什么意思。收发是不是都有随路时钟，还是收发公用一个时钟?

加入，没用过altera的lvds

do you mean how to fix data skew between different channels?

随路时钟有木有?同源时钟有木有?是固定延迟么?

既然收到的数据是对的，那肯定不是指时钟有问题了

请问lz使用的cyclone器件么?是直接调用altlvds_tx和altlvds_rx配置的么?我也遇到了一样的问题，貌似要做异步里的同步。

用过xilinx lvds的飘过...

没关系，原理应该是差不多的。我现在遇到的问题是两个片子，在不传时钟的情况下，收端怎么实现同步。

用过XILINX SP6做个LVDS，XILINX中的高速IO还是很方便的。小编所谓的同步是指什么?

你可以定义下帧格式，比如你的LVDS有9位宽，那8位用来传输正常数据，1位用来做控制位，
就是你两边协商好，定义个帧格式，比如帧长度为32，每帧的开关会有个脉冲指示帧开始，然后后面的数据按规则排好发送过去，
接收部分检查到起始帧头后，将接收到的数据按位置取下来放好，就这样同步了。