verilog中case语句的嵌套请教！
时间：10-02
整理：3721RD
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最近在做设计的过程中用到了case语句的嵌套，这种结构以前听别人说过，在设计中一般是不让用的，请问有什么好的解决办法！谢谢！
这一部分电路单独综合的时候看了一下，延迟还是比较大的！
其实这个跟case语句本身没关系，case和if-else的唯一区别是case是可综合的四态对比，而if-else用四态对比（===）时不可综合。其他像case是并行if-else是串行之类的都是谣言。具体可以参考verilog2001标准（列出了case和if-else的唯一两点不同）和ARM 9年前的一篇paper：www.arm.com/files/pdf/Verilog_X_Bugs.pdf
谢谢，这个文章很有参考价值！
这资料下载来看看，
其实用起来也没问题，关键是层次要分明，case语句里各条分支都考虑到，用不着的default