verilog定义parameter的时候signed与非signed区别

假如A定义为reg signed
貌似如果把B定义为parameter且为signed变量的话，那么A*B就是做有符号数乘法运算。而若其中任何一个不定义signed的话，则会出现A*B是做的无符号数乘法。
想跟各位讨论下是不是这样的，我也没仿真了。呵呵，偷懒了

yes, you are correct.

我也觉得是这样的，

   不是这样的