verilog 输入输出位宽可调

快来人啊啊啊

你试试用define 定义输入位宽分别为n，m，那么输出位宽为`m+`n。

无论你单写乘法器采用define 还是 parameter，最终实例化的时候都是要变成实际的电路的。这个就取决于你设计的最大值了。

    是的啊 所以说这样就不能节省成本了  全是采用最大位宽的

如果乘法器对性能要求不高，可以使用加法器进行多周期累加

移位累加

如果对时间不敏感的话，直接用移位相加的方式实现，硬件消耗为2个数最大位宽之和。
如果时间敏感的话，parameter定义的方式，参数可传递，不管如何，当准备流片时，最大宽度可以确定。

最大位宽决定