synplify约束文件中clk信号为什么不能设置占空比？
时间：10-02
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利用scope 窗口给实现添加的sdc约束文件中，加时钟约束时，为什么不能设置duty cycle，如下图。我试过了，双击、单击或右键都不行，不知道有没有人遇到过这种情况
这个，好象不能约束吧
你手写sdc文件吧，可以的
设置rise at和fall at就可以了，如rise at 0，fall at 5，则Duty cycle=50%；如rise at 0，fall at 6，则Duty cycle=60%。