vhdl中怎么使用include的功能

各位同仁：
        现在在开发过程中遇见一个问题，想向大家讨教一下：
在verilog中时，我们采用宏编译的方式可以实现自动在程序中添加版本号的方式进行版本的管理。
实现方式是，脚本将相关的信息写入到一个文件xxx.h; 在verilog中include这个头文件，则在编译的过程中会自动的进行处理。
但是现在使用vhdl语言以后，没有办法是使用include的方式进行。请问vhdl中有没有类似include功能的语法。即：在外部一个文件中编写相关常量，vhdl在编译的过程中，能自动找到这个文件内常量的数值进行编译?

在外部一个文件中定义一个包集合(package),在里面定义你需要的常量.这个package在编以后自动加到work库中。在使用时加入以下即可： USE WORK.包名.all  即可。