微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 求Source insight 支持VHDL verilog 语法包

求Source insight 支持VHDL verilog 语法包

时间:10-02 整理:3721RD 点击:
谁有SI 下的更完善的支持包吗?网上我只找到最多支持10个变量的verilog 语法高亮包,还是有很多bug啊!
能否共享下升级了的?感激不尽!

好像没有特别完美的,如果官网下的那个不好用,就不行了

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top