求Source insight 支持VHDL verilog 语法包
时间:10-02
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谁有SI 下的更完善的支持包吗?网上我只找到最多支持10个变量的verilog 语法高亮包,还是有很多bug啊!
能否共享下升级了的?感激不尽!
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好像没有特别完美的,如果官网下的那个不好用,就不行了
