DC约束问题（菜鸟）

看了些介绍DC的书，也做过几次实验，不过DC脚本都在Lab里的，请问下我现在要在自己的设计上加约束，这些约束条件有谁来提出，那些input_delay,output_delay的数值时怎么来的?

顶一下，期待高手

我也很想知道
！

关注。

理论上讲，是要和其他设计人员沟通得到的，如果实在不能确定，也可以设为参考时钟周期的60%

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    60%大了吧，这些差不多就clk的30%，按照我的经验来说

DC的约束相对实际要严一些。
接口信号的input delay和output delay要看是再芯片内部subchip还是芯片管脚
内部的话尽量用寄存器输入输出，这样可以将input delay和output delay给的大一点，70%以上都可以。
芯片管脚的约束也是要严一点，60%以上，尽量给外面留有余量。
这些约束是指导DC优化的，未必能满足，只是让DC往更好的方向优化，当然也会带来面积的增加，可以更加实际情况权衡一下。
真正需要精确分析管脚时序的是STA，高速接口的约束根据对接芯片的规格和si工程师给出的驱动负载信息来约束。

有没有更详细的，最好给个模板，初学者的痛苦，第一步太难！

dddddddddddddd

你找些sta的文档看下，有很详细的解释，是计算来的。

前面的都说了啊 按照时钟的70%啊
关键是学会看报告 然后分析你的时序路径
这一点就要看你的基本功好不好了
要能够推导你写的语言产生的是什么样的电路
一般来说DC的安装目录下就有许多的小例子
你可以先看明白别人的 再做自己的

我觉得好的方法是先熟悉STA，然后你可以先设个大概，然后综合后STA一下，看哪里有violation，相对应的改constraint，循环～～～
不知道对不，我也小菜一只。

ddddddddddd

这个一般由系统规范给出，如果没有就需要设置余量，尽量保守些吧

要看实际的设计要求

学习！