多个时钟选择问题，求助弟兄们有什么办法

取决于你的架构。
保证在后段电路不工作时来切时钟。
比如，启动异步复位，切时钟，再解除复位。

各时钟源单独做开关

同上同上同上同上同上同上同上

1：保证时钟切换时后面模块不工作。
2：由CLKA切换到CLKB时，先用CLKA的下降沿对时钟使能信号2级同步，用同步后的开关关断CLKA；再用CLKB的下降沿2级同步经CLKA同步后的信号，用此信号打开CLKB。
3：由CLKB切换到CLKA时同理。操作顺序由CLKB到CLKA。

受教了，受教了

在FPGA中，有专门的时钟切换元件，clock buf mux，已经处理好无毛刺，实际处理方法的原理与“yongfenr ”讲的类似。