请问Verilog中元件例化的问题

就是在例化一个元件时，如下面所示，  那个#（8,32）是什么意思呢?菜鸟一个，请多多指教，非常感谢！
wb_master_model #(8, 32) u0 (
  .clk(clk),
  .rst(rstn),
  .adr(adr),
  .din(dat_i),
  .dout(dat_o),
  .cyc(cyc),
  .stb(stb),
  .we(we),
  .sel(),
  .ack(ack),
  .err(1'b0),
  .rty(1'b0)
);

    表明这个元件是一个参数化的元件，例化的时候把参数配置下去了。

参数传递
在wb_master_model模块中，有参数的定义parameter
但是一般建议不通过位置传递

thanks a lot

谢谢大家！