实数问题求教

signal a:integer;
signal b:real;
begin
a<=integer(b);
b<=real(a);
编译时出现下列错误：line 59: Signal <dataout3> of type real is not supported.
不知道怎么解决。求助。

针对你的问题，我也有问题，呵呵：
1. 哪一行是59行呢，你就贴了这么一点代码，不知道哪个是错误提示的line:59。
2. 错误应该是说real这个变量类型是不存在，或者不支持的，所以你不要定义real型变量了。也许语法支持，但是可能你的仿真器不支持。

小编。我用的是ISE9.2i，在里面编译的时候出现这种情况。你说，语法不支持，但是在VHDL的教程中也有讲real的以及他的定义。

不是所有的语法都是可综合的

这个似乎不是可以综合的！要用整数来表示实部，虚部！

谢谢各位了。知道怎么用了。