请教，FPGA输入时钟占空比影响整个时序的解决方法

我现在有一个FPGA运行程序，输入为10MHZ正弦波，经过比较器、缓冲器到FPGA全局时钟输入，在经过DCM生成200MHZ时钟，（无法使用CLK-FB）。当我调整比较器的比较电平，发现运行结果也不一样，只有输入10MHz信号的占空比为85-86%整个FPGA程序才完全正常。我想请教的是，这里面是什么问题，我DCM没有使用好?。否则每次都要调整到85%-86%要求太高。

完全正常是什么意思?DCM有无失锁?
另，查下你的时钟抖动

我看资料，FPGA的时钟控件模块，要倍频至少输入时钟是20M以上

谢谢小编和my8310291回答，首先200MHz一直存在，完全正确就是输出预期结果，DCM输入时钟最小为1MHZ。另外，我相信DCM出来的200mHz信号质量应该没有问题，因为10MHz来源于GPS，本身肯定满足DCM的输入条件。问题在于，随着环境温度变化（比我今天我在空调调好了一个占空比，明天未开空调前再看占空比就变化了很多，），我的比较器比较电压在变化（可变电阻阻值有变）导致10Mhz占空比变化，然后整个运行结果就不对。

既然LZ都确认时钟没问题，那结果不对这个现象的问题又是由什么引起的呢?

看不懂

请问“，（无法使用CLK-FB）。”是什么意思，如果不用feedback时钟，怎么能保证DCM的VCO正常工作呢?

acgoal說的對.

学习学习。