Altera DDR2的IP使用问题
时间：10-02
整理：3721RD
点击：
Altera DDR2的IP在Cyclone III上使用，它的CLK的I/O电平是什么啊?SSTL还是差分SSTL啊?另外谁有成功使用的案例啊?！
只看过Xilinx的MIG，没用过ALtera的，估计也差不多。
CLK是差分时钟，也可以选单端时钟的，SSTL不知道可不可以选择
我调试过StratixIV。ddr2的时钟都是差分的，不是它fpga的要求，是ddr2规范的要求，你还是先看一下标准吧。
chabuduo
输出的clk和clk_n用SSTL-18
好像在Cyclone III上只能用SSTL-18！
quaruts生成ddr2 phy的时候会提供用于pin assignment的tcl文件
直接运行就可以了
altera网站上有ddr2 controller设计的实例工程和步骤，去搜一下就知道了
小编调出来了么?
指明成SSTL-18，只要是差分IO输出就可以了，内部已经把另外CLK_N参考信号反向。
altera不支持real differential SSTL, 只有pesudo differential SSTL, 而且pesudo differential SSTL只内部锁相环输出引腿 才能支持。其他通用的差分IO不能指明pesudo differential SSTL。
顺便问一下： ALTMEMPHY为何产生的是INOUT的clock?