关于Verilog仿真时的报错，求大侠帮忙

WARNING: formal port 'clk' of module 'testbench' is not connected in component instance 'testbench'

这句话什么意思?
所有端口都已按照要求连上了

有码没?把testbench中的clk端口去掉，定义一个reg clk给你的实体模块。

你的CLK信号在编译时没有被接入到你的实体中，也就是说你的这个信号完全没有被用到，虽然你定义了。
但是接入时出错了