请教在飓风3FPGA上关于DDR接口实现的问题
时间：10-02
整理：3721RD
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在Cyclone111的25F324C5FPGA上实现DDR的时序接口电路，遇到很大的麻烦，由于该芯片没有对应的现成可调用的DQ和DQS模块，须手动编写接口VHDL程序，在DQS和DQ的读写时许实现上遇到很大麻烦，用PLL产生400M作为采样时钟通过状态机进行读写时序产生，仿真出了很大问题，数据老是错乱不堪，不知是否为采样频率过高加上Q2仿真延时导致错乱缘故?仿真前的时序约束也考虑到了，可就是实现不了对双倍速以200M输入时钟的DDR的稳定接口时序。后来不用状态机，而用200M基准时钟的0°相位与-90°相位加上触发器实现的时序电路稍有改善，但结果仍不理想，也有相位对不齐，数据错乱现象。求不吝指点！感谢万分！
再补充问一下：是不是飓风3系统模块的时钟频率达不到400M的要求啊?由于个人英文水平限制，看芯片手册上尚未发现相关说明。
器件手册上应该是有说明的。仔细查查关于速度的部分吧。如果没记错。c3到不了这么高速。-3器件最快好像也就260M.
Cyclone III的接口DDR和DDR2的速率分别是167M和200M。DDR and DDR2 SDRAM High-Performance IP可以生成测试实例。
多谢指教！
非常感谢！
可是我要接的DDR是200M 时钟 PSC的A2S56D40CTP-G5芯片，是不是和Cyclone III搭配用不起来呢?