求救，非时钟引脚总是在pin planner里出现的问题。
时间：10-02
整理：3721RD
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我用计数分频的方式产生了一个时钟ld1_clk，然后对原时钟clk_24和分频时钟ld1_clk都进行了时钟约束,但是并没有将ld1_clk作为output，奇怪的是，编译完后pin planner里就出现了ld1_clk,手动删掉了之后，再编译还是会出现，请问我怎么可以让他不再出现啊?谢过！
你在添加 node or bus 时看看node finder里filter选项。
在那里选好你想要添加的管脚类型