为什么FPGA输出时钟波形好差

我用Xilinx Virtex-II  的XC2V250-5cs144芯片里面的一个普通的I/O口做时钟输出，把晶振的输入时钟40MHz用VHDL分频后输出5MHz，用示波器观察波形，发现波形好差，不是理想的方波，而是类似三角波（正弦波）?示波器显示输出频率是对的
于是我把输出时钟改为200KHz时，示波器观察波形输出才是方波，就是上沿有点毛刺。
难道Xilinx Virtex-II256cs144芯片不能输出频率高点的时钟（波形好）么?按理说5MHz 的时钟不高啊
（晶振的输出波形好像是正弦波）
望大家指点下小弟

抖动和延迟及毛刺没有处理好,综合的时候多限制几个条件

信号线是不是有很大的延长啊

ni de shizhong shi  ruhe chansheng de ?

分配一个global pin试试，看看还一样的不好么?

FPGA输出时钟应该不会太差啊，DDR II都可以跑到200M，可是差分时钟啊。
FPGA输出时钟的时候，不能用Global clock pin。
关键要看时钟的片内路径，实在不行，用FPGA Editor调整一下吧。

宝吉牌盘园钢筋定尺截断机

OK   学习下

你用示波器X1档看的信号

不行就滤波一下了！

你看一下是不是示波器指标的问题，观察5MHz的信号，示波器的信号带宽最好在10倍以上，这样才能使较好的方波，否则就是再好的方波也会是正弦波。如果是这个原因，当你把信号频率降为200k时自然就是方波了。示波器合适了，你还要使用较高频的电缆和探头，就是说整个观察通路必须是支持高频的。我觉得的你分频出错的可能不大。

Use global clock resource (buffer, etc).

我也遇见过这样的问题，不明白

时钟在输出时用ODDR2方式输出