电平触发和边沿触发

电平触发和边沿触发
module muxtwo(out,a,b,s1);
input a,b,s1;
output out;
reg out;
always @(s1 or a or b)
    if(！s1) out=a;
    else out=b;
endmodule
我刚学FPGA写了一个二选一的选择器，仿真出来结果不对啊，是不是因为电平触发和边沿触发的问题下面有图，那位牛人给指点一二。谢谢；

试试把if变成case，仿真出来是正确的

How about this : change = to =>

试过了，还是不行，有延时，而且都是延时10ns才有输出，而且毛刺依然有，是什么原因呢，是仿真的设置吗

有延时很正常啊，有毛刺也很正常啊。