vhdl怎么添加50M内部时钟分频模块

LIBRARY IEEE

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

     PORT (CLK,RST,EN,LOAD :IN STD_LOGIC;

DATA : INSTD_LOGIC_VECTOR (3 DOWNTO  0);

DOUT :OUTSTD_LOGIC_VECTOR (3 DOWNTO 0);

COUT :OUTSTD_LOGIC);

      END CNT10;

      ARCHITECTURE behave OF CNT10 IS

      BEGIN

     PROCESS (CLK,RST,EN,LOAD)

         VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0);

     BEGIN

       IF RST=’0’ THEN  Q : (OTHERS=>’0’);

         ELSIF CLK’EVENT AND CLK=’1’ THEN

           IF EN=’1’ THEN

            IF (LOAD=’0’) THEN Q : DATA; ELSE

              IF Q ’0’);

              END IF;

            END IF;

            END IF;

        END IF;

        IF Q=”1001” THEN COUT<=’1’;

                 ELSE COUT<=’0’; END IF;

          DOUT <=Q;

       END PROCESS;

     END behave;

没太明白你的意思，你要对50M分频的话可以直接写个分频程序啊。如果你的50M是说板子上的时钟话，你可以编译之后在引脚里分配啊。你的这个程序没编译就贴进来了吧，很多变量赋值符号都没写好

谢谢小编分享了

恩恩，谢谢您的解答

客气，相互学习

EDA做万年历也要用分频模块啊