微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > verilog

verilog

时间:10-02 整理:3721RD 点击:
求助:reg [5:0] a;
         a<=59;
     如何能获得单独的5和9作为十位和个位。也就是得到两个 [3:0] a1,a2

case(a)
59:out<=8'h59;
default: out<=8'h0;
这样就把59改成十六进制的了,在进行简单的处理就可以了

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top