为什么FPGA时钟频率不高，却适合做高速处理？

我在我的同学面前炫耀FPGA是做高速处理的，可是，当人家问我，我的时钟频率能达到多少时，我说利用PLL能拉到200MHz，他说，这么低啊?我的手机频率都是1.5G的呢。
我无语。
后来才了解到，他的1.5G要想完成一个运算的话，因为是串行处理，所以要n个时钟周期啊，而FPGA虽然起点（时钟频率慢），可是通过并行，处理数据的能力极大提高。
就好比背粮食。
一个长跑冠军和一群普通人背，长跑冠军跑得再快，也是一个人啊，而FPGA可以造出n个普通人，一起并行奔跑，最终的粮食总量不知道是长跑冠军的多少倍呢。
我也是不是很明白，在网上找了一下，表示深有感触，发了一个帖子，不对地方还请指正啊。

看来得找个FPGA开发板实践一下才能有所体会啊，一头雾水现在

那是因为，我在当中加了一个锁相环，这样就可以扩频了，但是不能无限扩频，比如本来FPGA设计时钟50HZ，你想一下子扩到500HZ，一般系统是不允许的

呵呵~  process并行处理呀！

明白

想学FPGA的话就该买什么样的板子呢?

新手，FPGA的中文名字是什么?

可编程逻辑阵列

领教了。

受教

FPGA要实现高速的并行处理数据，那也得看处理什么数据！如果相关性比较大的一堆数据，那你是无法实现很好的并行性的。因此，FPGA更适合处理图像、视频等相关性不大的数据。

对的，并行处理能力。还有，时钟频率不打折

Filed Programmable Gate Array  现场可编辑逻辑阵列

不错

小编 说的 很对...并行处理...能力无限...而且FPGA是直接硬件操作，延时很小...

谢了

比喻很恰当啊，偶表示又涨见识了！

留名

最近刚开始学FPGA，受教啊

FPGA还真是不蛮好学！

现场可编程门阵列