突破十亿逻辑门设计的障碍

随着电子产业进入深亚微米工艺节点，集成电路设计的成本大幅增加，确保一次性流片成功已成为芯片设计者的基本要求和重要目标。与此同时，IC设计技术和工艺技术间的信息交换变得非常关键，传统的设计方法已不能满足设计需求。为保证芯片良率，包括IC设计公司、代工厂、IP/EDA工具供应商在内的产业链各环节需要密切合作，缩短研发周期并降低成本。日前，《电子工程专辑》就相关热点话题对Mentor Graphics公司董事会主席兼CEO Wally Rhines进行了独家专访。

今年Mentor Graphics设计技术论坛的主题是"突破十亿逻辑门设计的障碍—克服SoC设计的复杂度"，您同时还发表了题为"围绕设计的组织"的演讲。为什么会想到这个主题？

传统的设计模式是软硬件协同开发，这种情况在上世纪90年代非常普遍。那时的策略是集成系统设计，即软硬件实施同时进行，之后再进行系统验证，以缩短设计周期。但随着企业的发展，会有越来越多的设计团队，例如数字、模拟、软件、系统、机械和制造等设计领域(discipline)都在使用各自的语言，如System Verilog、SPICE、C++、UML/MATLAB、IGES和GDS II等。此外，它们还有各自的文化、视角和规范。正是组织内部这种各行其是的做法阻碍了设计的成功。

例如，在硬件设计和软件开发中，经常会听到来自公司内部的各种解释和抱怨："硬件优化是为了更快上市，降低成本和功耗"、"之后他们可以改变软件"、"软/硬件的集成是瓶颈"、"硬件规范和存根模型出现了什么问题"、"硬件设计总是滞后，而且总在最后一分钟还在不断更改"等。 同样，在模拟和数字设计、设计与制造、系统公司里的机械和电气设计之间，也常会出现类似的不和谐声音。因此，有必要找到一种跨专业的方法来优化组织结构。

随着设计复杂程度的提升以及工艺向40/28nm迁移，设计中出现的各种挑战对EDA和IP工具的应用提出了全新要求。Mentor Graphics是如何看待由此给EDA产业带来的机遇与挑战？

有挑战就会有机会。在过去的十年中，Mentor Graphics看到了以下几方面挑战带来的企业成长机会，包括ESL(电子系统级)高层次设计的早期验证和分析、功耗分析与优化、功能验证、DFM/DFT、半导体制造工艺(FinFET、Double Pattern和3D-IC)带来的良率下降，图形失真等等。这些挑战在日益压缩的设计周期下变得更加难以处理，加上设计失败在经济和时间上带来的不可能接受的成本，EDA工具和IP工具应用将会成为保证流片成功的最后一道屏障。

因此，EDA工具将会不再是一个简单的工具，EDA公司也不再是一个简单的工具提供商，而是一个服务商，需要和客户就项目的实际需求，在共性的平台以外提供定制化的服务，从而使双方的效能达到最大化，实现共赢。这是一个系统工程，需要从设计的最初期一直到板级综合考虑。

相当多的半导体企业目前仍然面临着成本和产品面市时间的双重压力。作为EDA公司，Mentor Graphics是如何帮助他们建立竞争优势的？ 

Mentor Graphics针对使用先进工艺制程，高集成度的超大型SoC，提供了创新且独到的解决方案。例如针对40/28nm良率问题的DFM处理方法，以及系统级设计及软硬件协同验证的ESL平台，都能够帮助客户降低设计风险，并大幅度缩短产品从设计到量产的时间。另外，硬件仿真也是最近的一个热门话题，由于设计的复杂度以及晶体管数量的不断增加，软件仿真已经不能满足验证的需求，硬件仿真将成为未来设计验证的主流。

无论客户的目标工艺节点是什么，电路的可靠性检测都是一个日渐增长的问题，它对自动操作的要求比过去更为复杂。这对于每一个连续节点上的良率和工艺长期可靠性的影响不断加大，因此设计者应规划把先进的可靠性检查，完整并永久地包含到设计流程中。为此，Mentor Graphics专门针对防静电(ESD)保护设计，提出了Calibre PERC电路可靠性验证解决方案。它不仅能检测设计漏洞，还能提供一个包含电路连接、布局结构、物理布局和设计规则的全方位调试电路可靠性的环境，这在目前没有其他任何工具能做到。

业界物理验证的实际工业标准Calibre和DFT是Mentor最具优势的产品。通过CellAwareDFT测试后，标准库单元的失效率大幅降低。在一些初期的测试中，不良率可以从600～700ppm，降低到几十ppm。这对于高级产品设计非常重要，一方面可以降低系统级测试的成本，另一方面可以使产品单价提高很多。 

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