解决DSP设计面临的终极挑战

，激励这些极短线路的门通常尺寸较小，能耗也更低。因此，与自动布线的同类设计相比，整个电路的尺寸更小，运算速度更快，能耗也大幅降低。在 90 纳米技术中仅使用低 HVT 逻辑元素时，这种电路集成技术允许整个数据路径引擎以 1.5-2GHz 的速度运行，而其能耗与传统设计的同类电路相比最多可降低 4 倍。

　　Design placed by conventional back-end tools: 70-80% silicon usage efficiencey

传统后端工具布线的设计：70-80% 的硅使用效率。

　　Designer Optimized circuit placement: 90% silicon usaged efficiency

经过设计人员优化的电路布线：90% 的硅使用效率。

　　Advantages of Optimized Placement: Circuit Compaction and Power Reduction.

优化布线的优势：电路集成度高，能耗降低。

　　The gates are illustrated in yellow, unused silicon is shown in purple.

门用黄色表示，未使用的硅用紫色表示。

　　优化长信号的线路：与其它高功率高速度的电路元素结合使用时，长信号线路可以显著地提高性能。例如，数据总线可以使用长路由并频繁改变状态。降低此类线路的整体电容可以极大地降低能耗，加快速度，并减少缓冲需求。但是，设计人员面临的难题是：要通过加大间距布置长信号来降低电容，同时仍要允许线路器关闭设计中密度极高的部分。其中的部分工具和方法包括：

　　消除对状态进行无益更改的电路：禁用其更改后的输出不会被使用的任何电路。这可以通过使用时钟门控实现。

　　减少高频门的数量：PC 处理器芯片（如 Pentium™ 和其它处理器）已经证明，提高功能要以增加能耗为代价。能耗的指数级增长源于利用以下一种或多种技术提高电路的性能：

　　使用复杂度更高的电路（即使用超前加法器而不是并行加法器），则会占用更大的面积，消耗更多的能量；

　　使用较大的门、缓冲区和激励器来加快切换速度，致使回报的逐渐减小。

　　通常，同等的性能可以通过使用更简单、速度更慢的电路实现；这些电路以并行方式运算，或者采用慢速的多循环路径，这可以极大地降低能耗。但是，与人们预料的情形相反，此类电路通常占用的总体面积较小。事实上，即使以并行方式使用，它们的总布线量通常较少。这是因为，从个体上看，与更快、更大、更耗能的大型电路相比，它们在每个实例上所需的门数更少，门更小。

　　•降低电压切换摆幅的大小：通过长总线和时钟线降低电压切换摆幅，可以进一步降低能耗。这涉及使用具有较小的电压摆幅的平衡传输线技术，诸如在高性能内存设计中使用的技术（如差动放大器）。此类传输线以较小的电压切换运行，可以极大地降低能耗。尽管这种技术通常需要在芯片中使用中间电压轨/平面，这些传输线的状态更改速度可以达到传统 CMOS 轨到轨线路速度的 10 倍；在能耗相同的情况下，可以极大地提高能效指标。

　　•规划电压运算范围：设计人员在确定其系统规格时，应该有所节制。并非系统中的每个元素都需要有很高的性能，对于哪些不属于对整个系统至关重要的 10% 的功能的元素更是如此。事实上，以尽可能精益的方式运行其它 90% 的功能是可以接受的。因此，设计人员应采用不同的电压轨区别对待电路的各个部分。例如，可以为 10% 的芯片线路提供 1.2V 的电压使其以 3GHz 的速度运行，为另外 40% 的线路提供 1.0V 的电压使其以 1GHz 的速度运行，而对剩余的 50% 线路提供 0.8V 的电压使其以 400MHz 的速度运行。在总体上，可以实现特定应用可以达到的最佳整体能效指标。

　 控制能效问题

　　随着应用程序越来越多样化，工具变得越来越复杂，电信接入和基础设施设备的设计人员在如何以恰当的代价构建高性能产品并实现合理的使用寿命的问题上费尽心思。但是，芯片设计方法的不断细化和专业化使得许多产品无法接触到这些技术。对于那些由专门的工程设计人员组成的大型团队使用一流的后端设计工具设计的芯片，其面临的困难尤其突出。值得庆幸的是，有多种技术可以管理芯片的能效指标，获得高达 3:1 MIPS/功率比。这些技术中既有非常简单的技术，也有极其复杂的技术，可以提供范围广泛的改进可能性。

　　令人意外的是，如果使用了为特定目的设计的工具，基于设计人员的最佳判断和智慧的效率最高的技术（如优化布线和路由）可能是相对简单的技术。

　　出人意料的是，最有效的技术，诸如优化布局布线，当使用为该特定目的而设计的工具并基于设计者的最佳判断和智慧时会变得相对比较简单。