解决DSP设计面临的终极挑战

odule2 被禁用

mclk is grounded

mclk 接地

MODULE0 (array of gates and flip-flops)

MODULE0（门和触发器阵列）

MODULE1 (array of gates and flip-flops)

MODULE1（门和触发器阵列）

MODULE2 (array of gates and flip-flops)

MODULE2（门和触发器阵列）

性能

两种设计实现的性能相同。

尽管与人们预料的情况相反，这一示例表明，使用较高泄漏的 SVT 逻辑与使用低泄漏的 HVT 逻辑相比，可以在总体上节能，这是因为后者电路中的开关活动量很大。对于乘法和累加 (MAC) 电路，这种设计特别有用；但如果用在低活动因素的电路（如 RAM 电路或测试电路）上，则会出现相反的结果。因此，SVT 逻辑适用于基础设施中"始终打开"的设备。

　　动态化：能效优化

　　时钟树和逻辑切换都会导致动态能耗，必须在新一代多核心 DSP 中进行处理。通过不断优化这两种耗能因素的设计，可以极大地改进能效指标。

　　时钟树（用于实现同步时钟以触发设计的线网和缓冲区）会在其自身的触发运算过程中从芯片中吸收一些能量。在对最新的高速芯片中遍布的时钟树（通常数量较大）进行充电和放电的过程中，也会消耗能量。此外，有些新一代 DSP 使用了速度更快的时钟 (1GHz 或更高)，这就需要耗能更多的更大的激励器。如果要通过芯片和相关的时滞最小化时钟传播延迟，则需要更大的激励器。这又导致消耗更多的能量。

　　用于降低能耗的时钟树门控

　　An unused module can be disabled anytime using an enable signal. Associated logic and clock trees contained in a disabled module will therefore stop consuming power.

可以使用激活信号随时禁用未使用的模块。被禁用的模块中包含的相关逻辑和时钟树会因此停止消耗能量。

　　module0 is enabled

　　module0 已激活

　　module1 is enabled

　　module1 已激活

　　module2 is disabled

　　module2 被禁用

　　mclk is grounded

　　mclk 接地

　　MODULE0 (array of gates and flip-flops)

　　MODULE0（门和触发器阵列）

　　MODULE1 (array of gates and flip-flops)

　　MODULE1（门和触发器阵列）

　　MODULE2 (array of gates and flip-flops)

　　MODULE2（门和触发器阵列）

　　设备设计人员可以通过组合以下成熟的技术来降低时钟树中的能耗：

　　单独启用时钟的触发器，可以在需要计时时限制触发运算的次数。

　　门控时钟树，可以在不使用时动态阻止对整个电路段计时。

　　多循环路径设计，可以减少电路中的触发次数以及触发的频率。

　　在架构上可行的情况下组合计算线路，从而让一系列 的MAC 运算可以在级联组合电路而不是同步反馈电路中实现。借用多循环路径技术；这种方式可以极大地减少所用的触发次数并降低触发频率。

　　最小化触发器和电路的使用范围，使用物理尺寸较小的时钟树，从而缩小所需的激励缓冲区。

　　最后，消除全部时钟树可以在提高性能的同时极大地降低能耗。无时钟设计技术可以用在耗能最多的逻辑电路部分。思想超前的设计人员会积极地追随上述解决方案。在解决性能和功率之间一直存在的冲突时，无时钟设计是效率最高、成本效益最好的方式。

　　逻辑切换优化

　　逻辑切换在能耗方面发挥着重要的作用，因为整体能耗都发生在逻辑切换状态转换的充电和放电过程中。可以采用以下成熟技术的组合来最大程度地减少逻辑转换中的能耗。

　　优化物理门：这种技术可以实现最大的能效指标收益，对于较小的芯片尺寸技术更是如此。虽然其原理非常简单，但使用当前的布局工具和方法来实现这种技术却有一定难度；因为这些工具和方法原来的开发目的是加快推出产品，牺牲性能来提高设计的水平和复杂度。

　　最终发明了物理门，可以使用某种抽象语言 (如 VHDL）来根据设计人员的功能目标来创建芯片。这种技术既有优点也有缺点。目前的标准方法是让设计人员避开物理实现方式的细节，从而加快产品推出的速度。

　　这种技术的缺点是复杂芯片的设计人员无法控制其设计，包括无法控制线路的长度，从而可能极大地增加电路的总电容。在找出最佳的线路和电路设计方面，设计人员仍然优于设计工具。如果使用成熟的技术并深入了解设计细节，人脑的判断仍然具有优势。设计人员还可以立即发现集成电路的细微变化可能成倍减少互连线路长度的情况。事实上，记录的信息显示，有人干预的物理门技术可以将电路线路的平均长度最高缩减一半（与传统的最佳自动后端工具中实现的相同设计相比）。而且，由于战略性布线实现的电路集成度可以轻松地将硅使用率提高到 90% 以上。这意味着，与使用自动后端工具的结果相比，硅使用率提高了大约 20%。

此外，与自动布线和路由的设计相比