异步DSP核心设计: 更低功耗，更高性能

　　目前，处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 (IC) 设计都基于同步架构，而同步架构都采用全球一致的时钟。这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。然而，有一种截然不同的设计技术即将走上前台：异步设计。

　　这一新技术的主要推动力来自硅技术的发展状况。随着硅产品的结构缩小到 90 纳米以内，降低功耗就已成为首要事务。异步设计具有功耗低、电路更可靠等优点，被看作是满足这一需要的途径。

　　异步技术由于诸多原因曾经备受冷落，其中最重要的是缺乏标准化的工具流。IC 设计团队面临着巨大的压力，包括快速地交付设备，使用高级编程语言和标准的事件驱动架构 (EDA) 工具，帮助实施合成、定时和验证等任务。如果异步设计可以使用此类工具，那么可以预计将会出现更多采用异步逻辑组件的设备。

　　在过去，小型异步电路仅用作同步电路的补充。仅仅在最近，新发布的商用设备才主要基于异步设计。但是此类设备主要针对小众市场，如要求超低功耗和稳定电流的嵌入式感应器。

　　我们正在见证一款完全基于异步逻辑的通用数字信号处理器 (DSP) 核心横空出世。无论是 IC 设计人员还是最终用户，它带来的好处数不胜数。

　　同步与异步

　　目前的数字设计事实上采用的是同步设计技术。由于历史原因，这种方法得到了改良，设计工具也不断演化。目前有一种标准流以高级语言为基础，可实现快速开发。同步设计还可以轻松地扩展设备性能。设计人员只须提高时钟频率，就能使设计变得更快。

　　同步法包括建立功能模块，每个模块由一个按时钟信号控制的有限状态机 (FSM) 驱动。触发器被用于存储当前状态。当接收到时钟信号时，触发器将更新所存储的值。

　　在 DSP 的设计过程中，逻辑阶段必不可少。这些阶段实施操作并将结果传递到下一阶段。下图表示单个阶段的简单模型。异步逻辑用于在两个触发器之间计算电路的新状态。例如，该逻辑云可执行加法或乘法。

　Logic 逻辑

　Clock signal 时钟信号

　　对于异步 DSP 核心，逻辑阶段被调整以消除时钟。下图显示了这种 DSP 架构的基本构造。不是由时钟控制门闩线路，而实际上是传递了一个完成信号给下一逻辑阶段。根据逻辑云所执行的操作，在恰当时候可生成完成信号。

　　这种本地延迟控制可以保证电路的稳定。由于控制电路时间的逻辑就在本地，它就可以相应地改变电压、处理速度和温度。

　Delay control 延时控制

　　Logic 逻辑

　　异步设计有许多种不同的途径，而前提是电路不受单一时钟控制。多数情况下，异步逻辑被用于通过专门的电路设计来解决具体问题。但是，异步逻辑也可用作完整 DSP 核心的基础，而不仅仅是设计中偶尔需要的一种工具。其好处包括降低功耗、可靠性提高以及电磁干扰 (EMI) 低。

　　异步设计的好处

　　采用异步设计的理由非常吸引人。在正确使用中，这种方法可以实现更低的能耗、更好的 EMI 性能；由于消除了全球时钟偏差，真正地简化了设计。

　　功耗更低：与同步 DSP 核心相比，异步 DSP 最重要的好处就是功耗更低。事实上，这种异步核心的能效数量级高于最好的同步 DSP。

　　随着硅产品尺寸的缩小，功耗问题越来越重要。由于线路长度为线性而面积为平方，单位面积硅功耗将随着尺寸的缩减而增加。目前，通过降低电压，数字设计人员已经成功地解决了这个问题；但由于电压阈值的限制，目前的半导体技术无法再有效地降低电压。要想有效地利用新增加的功能，必须降低各个功能的功耗。

　　在CMOS 技术中，门电路切换状态时将消耗能量。在同步电路中，时钟需要进行多次切换，从而造成功耗。在设备或者设备的分区中分配时钟需要时钟缓冲器。时钟缓冲器必须足够大，以确保最大限度降低时钟偏差。换言之，电路中的所有点必须同时接受时钟变换。时钟分配通常被称为时钟树（Clock Tree），一般会消耗几乎一半的总系统能量。树底部的时钟缓冲器具有相当大的扇出量和很大的体积，因此功耗较高。

　　目前开发有多种技术消除切换逻辑的能耗，如时钟门控。迄今为止，这些技术都无法实现异步设计的更低功耗。

　　时钟门控对于异步电路来说并非必备。实际上，异步电路仅在执行有效操作时耗能。换言之，无需增加电路的情况下，异步电路的功耗将根据所提供的性能相应地增加。这意味着，不需要更多调整，这种设备就拥有低待机电流，其功耗也将随实际提供的性能而增加。

　　切换性能更出色：除了功耗更低外，含有异步逻辑的设备还将拥有极低的 EMI。无论是 IC 设计人员还是最终用户，它带来的好处数不胜数。

全球或当地时钟是影响 EMI 的一个最大因素。由于