异步DSP核心设计: 更低功耗，更高性能

同步电路中的全球时钟需要同时随处进行切换，因此同步设备所发出的 EMI 在特定频率时将拥有相当明显的峰值。

　　高速设备所发出的 EMI 噪音将进入 PCB 的电源层。随后该噪音将出现在外部 I/O 或布线中，在线缆中引起多余且通常超标的辐射。第一道防线采用解耦电容，而更昂贵的屏蔽或共模扼流线圈将用作最后一道防线。

　　电源层上的 EMI 也使得电源的设计更加复杂。对于高速运转的同步电路，电源必须经过过滤或过量储备，以符合电源层上所产生的电压尖脉冲。

　　这些噪音和电源问题加在一起，增加了设计人员的设计难度，尤其在特定设计中使用大量高速 DSP 时。通过消除对于全球同步时钟的需要，异步逻辑设计可以减轻或解决这些问题。可以显著地降低 EMI，使 PCB 设计更简单并提高系统的可靠性。异步电路电源波纹的缺失相当引人注目，它表明可以获得更好的切换性能。

　　下列图显示了同步和异步 DSP 电源噪音之间的典型差异。这些图是示波器的屏幕截图，测量了高性能 DSP 在电源层上产生的噪音。

图 1：同步 DSP 电压波纹

图 2：异步 DSP 电压波纹

　　在 IC 设计人员眼中，更出色的切换性能代表更可靠的电路。电路同时发生大规模切换时，将产生非常大的瞬时电流。在设备的电网上显示为 IR 降。这意味着电网的某一区域在此时的电压较低。这是意料之中的正常情况，通常都通过设计验证来确保电网能承受预计的最大电压下降。有时这也是一种限制因素，妨碍设计人员在逻辑的特定区域进行进一步设计。

　　消除时钟偏差：采用异步设计还有很多原因。低于 90 纳米的硅片是生产的趋势。这可以从硅制造商大力投入以纠正一系列问题上得以证明。他们已着手开发干涉计量学（Interferometric Metrology）等高级技术，尽量使光罩的最小特征尺寸小于当前的曝光波长。

　　由于这些变量会提高设备的偏差量，因此在过程中控制它们非常重要。

时钟偏差被定义为时钟信号到达电路中不同点的时间差。

　　由于相同时钟上的所有逻辑必须有序地运行，因此时钟偏差必须保持在最低水平，以确保电路正确运行。设备的时钟频率越高，可允许的偏差越小。

　　随着特征尺寸的减少，时钟偏差的问题将更加严重。相比以前，特定晶片中将分为"慢速"芯片和"快速"芯片；由于密度大幅增加，单个芯片中的变量也将有所体现。这种状况的性质对于大型单片同步设备意义非常重大。

　　采用异步 DSP 核心可避免此类问题。DSP 核心基于小型自计时电路。因此所有定时对于该逻辑块相关的小区域都是本地的。

　　稳定性更高：半导体主要受三大物理属性影响：制作流程速度、电源电压电平和温度。如果这些特征发生任何变化，将造成晶体管运转更快或更慢的情况。

　　同步电路必须在上述参数的最佳和最差状态值下进行静态时序分析（static timing analysis），以确保设备工作正常。换而言之，同步电路有一个可以使电路停止工作的"切断点"。

　　由于异步电路是自计时电路，因此它们在物理特征变化时只须加速或减速。因为控制自计时的逻辑与处理逻辑处于相同区域，所以温度和电压等环境变化都会对两者造成影响。所以，异步电路针对抵抗动态电压下降等瞬时变化的抗影响性能更好，还将根据长期温度和电压变化进行自动调整。

　　横空出世：通用异步DSP

　　由于成功采用异步设计技术的各种设备不断出现，异步设计正受到越来越多的关注。异步逻辑的优点众所周知。包括低功耗和更稳定的设计等等。

　　直到最近，异步电路仅仅在非常必要时才使用。由于学术界的偏见，它们通常被视为边缘产品。现在，许多商用设备已经开发了上述针对各类小众市场的功能。

　　完全基于异步逻辑的通用 DSP 核心的出现表明，现有的工具、技术和知识创造的商用产品可应用于更大的客户群体。更吸引人的是，该设备可与任何现有 DSP 一样进行同样的编程和操作。也就是说，这个解决方案在丝毫不影响可用性的基础上，实现了异步技术的所有优点。