基于FPGA的多路CameraLink数据的WDM光传输

的设置和监测。

数据插入信号分离模块：正确分离出数据和插入信号。根据是否对数据进行double处理判定camera link 总线的时钟频率，处理后的数据为真正的接收数据。

插入信号分析器：分析对端插入的数据，提取相关的信息，并上报到控制模块。

• 接收单元数据接收模块

接收模块数据接收模块完成串行数据高速接收、高速串化数据的并化处理、数据缓冲的功能。模块内部逻辑框图如图3.17所示。包括高速数据接收模块、高速数据并化模块、数据缓冲模块、数据接收模块控制模块、数据接收模块对内接口模块、异常处理模块和时钟分模块。

图3.17接收单元数据接收模块内部逻辑框图

以下是各个分模块的具体介绍。

高速数据接收模块：以和Serdes 相匹配的形式接收来自serdes的高速数据。

高速数据并化模块：完成高速数据的串并转化功能。

数据缓冲模块：对接收数据进行缓冲，提高数据的可靠性和系统的安全性。出现溢出或者空闲的时候上报相关信息给数据接收模块控制模块便于OAM。

• 接收单元时钟处理模块

接收单元时钟处理模块和发送单元采用相同的方案。可参见发送单元。

• 接收单元并串/串并转化器控制模块

接收单元并串/串并转化器控制模块和发送单元采用相同的方案。可参见发送单元。

• 接收单元时钟处理器控制模块

接收单元时钟处理器控制模块和发送单元采用相同的方案。可参见发送单元。

• 接收单元OAM模块

接收单元OAM模块和发送单元采用相同的方案。可参见发送单元。

3.4 发送、接收单元并串/串并转化器模块

根据系统的设计需求，可以用一款通用串行器及解串器组成高速并串、串并模块。串行/解串器芯片组数据串行速度最高速度应高于Camera link的最高的2.38Gbps速率，以保证CCD在最高速率下可以使用；串行/解串器芯片组数据串行速度下限应低于Camera link的最低的560Mbps速率，以保证CCD在最低速率下可以使用。并且解串器不需要本地的时钟，完全在串行码流中提取时钟。通常芯片在满足最高速度要求的情况下，在满足最低速率需求方面存在问题，无法满足camera link 的最低560Mbps的要求，则需要对速率较低的camera link 数据进行倍速调整，以达到串化/解串芯片组能够支持的速率，这也是该系统设计中设计难点之一。

3.5 OAM接口模块

OAM接口模块采用422/232兼容的接口模块，设计相对简单。OAM模块具体的功能设计已经在之前核心模块中有详细描述，这里不赘述。

四、发送板及接收板实物图

图4.1 发送板实物图

图4.2 接收板实物图