基于FPGA的多路CameraLink数据的WDM光传输

步，不需要时钟；输入数据高速采集模块和数据校验判决模块采用线路时钟的3倍频或者6倍频时钟；数据缓冲模块采用线路时钟的频率。

• 发送单元数据处理模块完成核心的数据产生的功能。模块内部逻辑框图如图3.7所示。包括插入信号发生器、数据合成模块、发送数据生成模块、数据加扰模块、数据处理模块控制模块、数据处理模块对内接口模块、时钟分模块和异常处理模块。

图3.7 发送单元数据处理模块内部逻辑框图

插入信号发生器：产生定帧信号，2bit定帧信号产生的原理和方式需要和OAM模块合作完成。

数据合成模块：把28位数据信号和相应的2bit定帧信号合并，成为30bit的帧结构。

发送数据生成模块：根据camera link 总线的时钟频率判定是否对数据进行double处理，处理后的数据为真正的发送数据。

数据加扰模块：该模块主要完成加扰过程，保证发送数据中有充足的时钟信息。

控制模块：完成对模块内部各个分模块的监测和管理，并通过数据处理模块对内接口模块和OAM模块进行相关的数据交流，接受OAM模块的管理。

时钟分模块：为内部各个分模块提供时钟。

异常处理模块：提供不可预测的异常处理，比如复位等，以提高系统的可靠性和稳定性。

• 发送单元数据发送模块

发送单元数据发送模块完成数据缓冲、高速数据串化和高速数据发送的功能。模块内部逻辑框图如图3.8所示。包括数据缓冲模块、高速数据串化模块、高速数据发送模块、数据发送模块控制模块、数据发送模块对内接口模块、异常处理模块、时钟分模块

图3.8 发送单元数据发送模块内部逻辑框图

数据缓冲模块：对来自数据处理模块产生的数据进行缓冲，提高数据的可靠性和系统的安全性；出现溢出或者空闲的时候上报相关信息给数据发送模块控制模块便于OAM。

高速数据串化模块：用时钟分模块提供的高速时钟（为线路时钟速率的3倍或者6倍）对数据进行串化，得到原始数据的3倍或者6倍的串行数据流。

控制模块：接收来自发送单元数据发送模块的相关信息，通过数据发送模块对内接口模块和OAM模块进行交互，完成OAM模块对本模块的管理。

• 发送单元时钟处理模块

发送单元时钟处理模块完成FPGA内部时钟产生和分析。模块内部逻辑框图如3.9所示。包括本地时钟接收模块、线路时钟接收模块、时钟比较模块、时钟倍频模块、各模块相应时钟处理模块、控制模块和对内接口模块。

图3.9 发送单元时钟处理模块内部逻辑框图

本地时钟接收模块：接收来自本地的时钟，本时钟作为OAM 模块、时钟处理器控制模块、并串/串并转化器控制模块的工作基准时钟。以上三个模块的工作时钟由三个模块内部的时钟分模块处理得到。

线路时钟接收模块：接收来自时钟处理器的时钟，本时钟经处理后作为数据流方向上相关模块的工作时钟。

时钟倍频模块，系统主时钟发生器：产生系统的主工作时钟，产生重要模块的工作时钟。

控制模块：接收时钟比较模块和主时钟模块发生器产生的上报信息，对信息进行整理并对这两个模块进行相关的自动控制；对需要OAM模块管理的信息上报到OAM模块，接受OAM模块的管理。

• 发送单元并串/串并转化器控制模块

按照串并/并串转化器的管理需求，设计并串/串并转化器的控制管理模块。本模块完成并串、串并转化器的初始化配置，并通过内部接口和OAM模块进行通信和交流，由OAM模块进行串并、并串转化器的设置更改。模块内部逻辑框图如图3.10所示。包括控制器核心处理模块外部数据总线读写时序成型模块、时钟分模块、初始化配置模块、对内接口模块 和异常处理模块。

图3.10 发送单元并串/串并转化器控制模块内部逻辑框图

以下是各个分模块的具体介绍。

控制器核心处理模块：完成对并串、串并转化器的核心控制工作，包括对转化器的关键数据的监控、关键设置的确认等工作，是模块的核心子模块。

初始化配置模块：保存串并、并串转化器初始化数据，此数据为默认正常工作的数据，不可更改，如果需要更改则上电配置完成后由OAM模块发起经由核心控制模块对转化器进行操作。

异常处理模块：监测模块内部的异常信息，上报核心处理模块的同时进行必要的操作，保证模块的稳定和安全。

• 发送单元时钟处理器控制模块

按照时钟处理器的管理需求，设计时钟处理器的控制管理模块，本模块完成时钟处理器初始化配置，并通过内部接口和OAM模块进行通信和交流，由OAM模块进行时钟处理器的设置更改。模块内部逻辑框图如图3.11所示。包括控制器核心处理模块、IIC数据总线读写时序成型模块、时钟分模块、初始化配置模块、对内接口模块、异常处理模块。

图3.11 发送单元时钟处理器控制模块内部逻辑框图

控制器核心处理