ADF4157在数字预失真时钟方案中的应用

在现代电子技术的设计与开发过程中. 特别是在通信、雷达、航空、航天以及仪器仪表等领域， 都需要进一步提高一系列高精度、高稳定度的频率源的频率精度， 频率合成器是无线通信设备中的一个重要组成部分， 其设计的优劣直接影响到通信设备的性能。

由于数字预失真( DPD )技术是对信号进行非线性处理， 通常预失真后的信号带宽为原始信号带宽的5~ 7倍， 这样DPD 算法才能在最大程度上发挥性能。由此应选择恰当的上变频和下变频方案及相应的时钟方案， 以确保信号的质量。本文结合新型PLL频率合成器ADF4157 设计一款适用于数字预失真系统本振时钟的频率合成器， 方便地实现DPD系统上下变频所需要的时钟。

1 PLL频率合成器ADF4157简介

ADF4157芯片是美国AD I公司推出一款全新的具有高分辨率， 小数分频的PLL频率合成器( FN PLL) ， 内部结构如图1。

图1 ADF4157内部结构

其内部集成1个小数N 分频的频率合成器， 具有25 bit固定模数， 在6 GHz实现亚赫兹频率分辨率。1个参考时钟输入端且输入范围为10MHz到300MHz， 2个RF预分频输入端RFINA /RFIN B， 一个参考输入频率倍增位D和一个参考输入2分频位T， 低噪声数字鉴相器， 精密电荷泵( CP)， 可编程参考除法器， ADF4157小数分频有多种实现方式， 本文采用∑ - △小数频率合成器实现方式， 且ADF4157内置周跳减少电路， 在不需要对环路滤波器进行更改的情况下实现了更快速锁定。这种小数N 分频的PLL频率合成器适合用于需要低相位噪声和超精细控制分辨率的应用， 最大的特点是在参考频率不变的情况下， 比任何单环NPLL可以有更小的步进变化， 通过提供鉴相频率既可增加环路带宽、加强反馈、加快频率转换时间， 又可降低与大分频比N 有关的参考相位噪声的倍乘， 从而可获得比NPLL环路更好的噪声性能， 提高了频谱纯度。按照FNPLL频率合成器的方法， 得到的输出信号频率不必是参考信号频率的整数倍， 也可以是小数倍。小数频率合成器输出频率精度由参考信号频率和小数频率合成器的分辨位数决定， 所以ADF4157支持高频率的参考信号的同时可以获得很高输出频率精度。

2 DPD系统本振时钟设计与实现

2. 1 DPD时钟的总体方案介绍

基于X ilinx IP核的数字电视发射机中数字预失真技术方案的硬件平台主要有两部分组成: 预失真基带单元和预失真时钟单元。本时钟单元为小数频率合成方案， 所合成的频率精度高， 频率高， 频率合成器所涉及有PLL (锁相环)以及PLL+ DDS (锁相环+ 直接数字频率合成)等合成原理。主要产生的频率为DVB??T 时钟频率30. 24MH z， ADC 采样时钟90. 72MH z， DAC采样时钟362. 88MH z， FPGA 工作频率90. 72MH z， 射频路上下变频频率的发射端第一级本振1 973. 16MH z、接收端第二级本振1 927. 80MH z、发射端第二级本振与接收端第一级本振2 482. 44MH z。

整个时钟板功能主要是由10 MHz 晶振、AD9516、LPF构成的一个类似PLL 的环路来实现的。其详细的实现框图见图2。

整个时钟方案主要由两大部分组成， 时钟分配器和PLL频率合成器， 时钟分配器采用AD I公司的AD9549和AD9516， PLL 频率合成器采用AD I公司的整数N 分频ADF4106和ADF4360 及小数N 分频ADF4157。

图2 预失真时钟板频率合成框图。

本方案中的PLL 频率合成器ADF4157 需要以AD9516送过来的fREF = 181. 44MH z作为参考频率，合成发射端二级本振上变频频率和接收端一级本振下变频频率2 482. 44MH z， 由于它要产生上下变频的本振信号， 要求输出功率比较大， 故在它所构成的PLL环路中加了一个集成运放， 以提高外部VCO 的输出功率， 以致于满足预失真板上混频器的本振功率要求， 且要增加一个功分网络将一路输出分成两路。

ADF4157内部小数N 分频， 通过∑ - △ 调制方式再结合频率合成器的环路低通滤波器输出低的相位噪声和更高的频率精度， 本文ADF4157模块的鉴相频率为2. 835 MH z， 输入参考频率是181. 44MH z， 则步进频率为fPHD /225 = 0. 084 489 6 Hz， 输出频率分辨率(频率精度)为fREF /225 = 5. 0473H z。用在DPD系统的接收机和发射机的上变频和下变频部分中， 用来实现本振。

2. 2 ADF4157内部主要寄存器配置

ADF4157所有寄存器的控制是通过简单的三线接口进行的， 如图3。

图3 ADF4157 PLL频率合成器的串行控制接口

控制接口由时钟CLOCK， 数据DATA， 加载使能LE 构成。加载使能LE 的下降沿提供起始串行数据的同步。串行数据先移位到PLL 频率合成器的移位寄存器中， 然后在LE的上升沿更新内部相应寄存器，注意到时序图中有两种LE 的控制方法。