如何设计并调试锁相环(PLL)电路

简介
设计并调试锁相环(PLL)电路可能会很复杂，除非工程师深入了解PLL 理论以及逻辑开发过程。本文介绍PLL设计的简易 方法，并提供有效、符合逻辑的方法调试PLL 问题。

仿真
如果不在特定条件下进行仿真，则估计一个PLL电路的规格将会是十分困难的。因此，进行PLL 设计的第一步应当是仿真。我们建议工程师使用 ADIsimPLL 软件运行基于系统要求的仿真，包括参考频率、步进频率、相位噪声（抖动）和频率杂散限制。

许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。采用整数N 分频PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分频器R 分频后的参考频率。采用小数N 分频PLL，则输出频率步进等于PFD 输入频率除以MOD 值，因此，您可以使用较高的参考频率，获得较小的频率步进。决定使用整数N 分频或是小数N 分频时，可牺牲相位噪声性能换取频率步进，即：较低的PFD 频率具有更好的输出频率分辨率，但相位噪声性能下降。

例如，表1 显示若要求具有固定频率输出以及极大的频率步进， 则应首选整数N 分频PLL，因为它具有更佳的总带内相位噪声。相反，若要求具有较小的频率步进，则应首选小数N 分频PLL（如ADF4153）,因为它的总噪声性能优于整数N 分频PLL。相位噪声是一个基本的PLL 规格，但数据手册无法针对所有可能的应用指定性能参数。因此，先仿真， 然后进行实际硬件的测试就变得极为关键。

表1. 相位噪声确定PLL 的选择

甚至在真实条件下通过ADIsimPLL 仿真PLL 电路时，结果也可能是不够的，除非真实参考以及压控振荡器(VCO)的模型文 件已包含在内。如果未包含在内，则仿真器将使用理想参考和VCO 进行仿真。若要求高仿真精度，则花在编辑VCO 和基准 电压源库文件上的时间将会是值得的。

PLL 使用与放大器类似的负反馈控制系统，因此环路带宽和相位裕量的概念此处依然适用。通常，环路带宽应设为PFD 频 率的十分之一以下，且相位裕量的安全范围为45°至60°。此外，应当进行针对真实电路板的仿真和原型制作，以便确认电 路符合PCB 布局对寄生元件、电阻容差和环路滤波器电容的规格要求。

有些情况下，暂时没有合适的电阻和电容值，因此工程师必须确定是否能使用其他值。在ADIsimPLL 的"工具"菜单中隐藏了一项小功能，称为"BUILT"。该功能可将电阻和电容值转换为最接近的标准工程值，允许设计人员返回仿真界面，验证 相位裕量和环路带宽的新数值。

寄存器
ADI PLL 提供很多用户可配置选项，具有灵活的设计环境，但也会产生如何确定存储在每个寄存器中数值的难题。一种方便的解决方案是使用评估软件设置寄存器值，甚至PCB 未连接仿真器时也能这么做。然后，设置文件可保存为.stp 文件，或 下载至评估板中。图1 显示ADIsimPLL 仿真结果，提供诸如 VCO 内核电流等参数的建议寄存器值。

图1. ADIsimPLL 仿真软件提供寄存器设置的建议值

原理图和PCB 布局
设计完整PLL 电路时，需牢记几点。首先，重要的是匹配PLL 的参考输入端口阻抗，将反射降至最低。另外，保持电容与输入端口并联组合值尽量小，因为它会降低输入信号的压摆率， 增加PLL 环路噪声。更多详细信息请参考PLL 数据手册上的 输入要求。

其次，将模拟