如何设计并调试锁相环(PLL)电路

电源与数字电源相分离，最大程度减少它们之间 的干扰。VCO 电源特别敏感，因此此处的杂散和噪声可轻易 耦合至PLL 输出。更多注意事项以及详细信息，请参考 利用低噪声LDO 调节器为小数N 分频压控振荡器(VCO)供源，以 降低相位噪声 (CN-0147)。

再则，用于组成环路滤波器的电阻和电容应当放置在尽可能离 PLL 芯片近的地方，并使用仿真文件中的建议值。若您在改变环路滤波器元器件值之后发现难以锁定信号，请尝试使用最初 用于评估板的数值。

对于PCB 布局而言，其主要原则是将输入与输出分离，确保数字电路不会干扰模拟电路。例如，若SPI 总线太过靠近参考 输入或VCO 输出，则访问PLL 寄存器时，VCO 输出会在PLL 输出端产生杂散现象。

从热设计角度来看，可在PLL 芯片底下放置一个导热接地焊盘，确保热量流经焊盘，到达PCB 和散热片。在极端环境下使用时，设计人员应计算PLL 芯片和PCB 的所有热参数。

有效利用MUXOUT
在调试阶段开始时，若PLL 不锁定，则很难确定应当从何处开始。第一步，可以使用MUXOUT 查看是否所有内部功能单 元都正常工作，如图2 所示。例如，MUXOUT 能显示R 计数器输出，指示参考输入信号良好，且寄存器内容成功写入。 MUXOUT 还能检查检测器的锁定状态，以及反馈环路中的N 分频输出。通过这种方法，设计人员可确定每个分频器、增益 或频率值是否正确。这是调试PLL 的基本过程。

图2. MUXOUT 引脚辅助PLL 进行调试

时域分析
调试PLL 时，使用时域分析，演示写入串行外设接口(SPI)总线上的寄存器数据是正确的。虽然读写操作需要的时间比较长，但请确保SPI 时序符合规格，且不同线路之间的串扰减小到最低程度。

应当参考PLL 数据手册中的时序图，以便确定数据建立时间、 时钟速度、脉冲宽度和其他规格。确保留有足够的裕量，以便在所有条件下都满足时序要求。使用示波器检查时域内的时钟和数据边沿位于正确位置。若时钟和数据 线路太过接近，则串扰会使时钟能量通过PCB 布线耦合至数据线路。这种耦合会导致数据线路在时钟的上升沿产生毛刺。因此，读写寄存器时需检查这两条线路，尤其当寄存器出现错误时。确保线路电压满足表 2 的规格。

表2. 逻辑输入

频谱分析
频域中的问题更常见、更复杂。如果使用频谱分析仪，则应当首先检查PLL 输出是否锁定；如果波形具有稳定的频率峰值 则表示锁定。如果未锁定，则应当遵循前文所述的步骤。

如果PLL 已锁定，则收窄频谱分析仪带宽，以便确定相位噪声是否位于可接受范围内，并将测试结果与仿真结果对照确认。测量某些带宽条件下的相位噪声，如1 kHz、10 kHz和 1 MHz。

若结果与预期不符，则应首先回顾环路滤波器设计，检查PCB 板上元器件的真实值。然后，检查参考输入的相位噪声是否与仿真结果一致。PLL 仿真相位噪声应与真实值接近，除非外部条件有所不同，或向寄存器写入了错误值。

电源噪声不可忽略，哪怕使用了低噪声LDO；因为DC-DC 转 换器和LDO 都可能成为噪声源。LDO 数据手册显示的噪声频 谱密度通常会影响噪声敏感型器件，比如PLL（见图3）。为 PLL选择低噪声电源，特别是需要为VCO的内核电流提供电源。

图3. LDO 噪声频谱密度

通常PLL 的输出端会有四种类型的杂散：PFD 或参考杂散、 小数杂散、整数边界杂散以及外部来源杂散，如电源。所有 PLL 都至少有一种类型的杂散，虽然永远无法消除这些杂散， 但某些情况下，在不同类型的杂散或频率之间进行取舍，可以改进整体性能。

若要避免参考杂散，请检查参考