如何设计并调试锁相环(PLL)电路

信号的上升沿。边沿过快或边沿幅度过大都会对频域造成严重的谐波现象。另外，仔细检查 PCB 布局，避免输入和输出之间产生串扰。

如需最大程度地减少小数杂散，可增加扰动，迫使小数杂散进入本底噪声中，但这样做会略为增加本底噪声。

整数边界杂散不常见，且仅当输出频率过于接近参考频率的整 数倍时才会发生，此时环路滤波器无法将其滤除。解决该问题的简便方法是重新调节参考频率方案。例如，若边界杂散发生 在1100 MHz 处，且输出为1100.1 MHz，参考输入为20 MHz， 则使用100 kHz 环路滤波器将参考频率改为30 MHz 即可消除该杂散。

结论
调试PLL 要求对PLL 具有深入的理解，并且如果在设计阶段格外仔细，就能避免很多问题。若问题发生在调试阶段，请遵 循本文所述之建议，对问题逐一进行分析并逐步解决问题。