C波段宽带捷变频率综合器设计

电路采用ADF4351芯片，该芯片集成了VCO和PLL，其基准时钟由100MHz高稳定度晶体振荡器提供，环路滤波器由ADIsimPLL软件进行仿真设计。

DDS通过单片机控制，PLL产生的1GHz作为工作时钟信号，输出信号频率128.125MHz～183.375MHz。为了抑制DDS输出的杂散，在其输出后加入6阶反切比雪夫模型的低通滤波器，经过调试后带内平坦度较好，输出经过放大器以及π衰来调节功率后进入后端倍频链路。

2.2 DDS倍频链路

DDS输出信号范围128.125MHz～183.375MHz，经过2次的二倍频产生512.5～737.5MHz的信号。为保证输出信号的杂散指标，每次倍频后需通过带通滤波器滤除基波和谐波信号。此外由于倍频器采用的倍频器均为无源倍频器，存在较大倍频损耗，所以每次倍频后需要通过放大器将信号功率放大。信号通过放大器也会产生谐波，所以在每级放大器也应设计滤波器滤除谐波保证杂散指标。

二倍频器采用AMK-2-13+，其输入频率范围为10MHz~500MHz，输出频率为20MHz~1000MHz，变频损耗为11.4dB。第一级倍频时，对基波128.125MHz～183.375MHz抑制度为43dBc左右，对三次谐波的抑制度为59dBc，对四次谐波的抑制度为15dBc左右。通过反切比雪夫模型搭建的带通滤波器对其谐波进行进一步抑制，出来的信号再通过放大器和π衰调节功率后，滤波进入下一级倍频。第二级倍频时，AMK-2-13+对基波256.25MHz～366.75MHz抑制度为36dBc，对其三次谐波的抑制度为47dBc，对其四次谐波的抑制度为16dBc。倍频后信号采用Mini公司的滤波器芯片进行滤波，再通过放大器调节功率。

2.3 混频本振信号的产生

本设计PLL产生的4个点频源分别是6.0GHz、6.075GHz、6.15GHz、6.225GHz，用作最后上变频的本振信号。4个锁相环电路均采用ADI公司的ADF4108锁相环芯片，使用ADIsimPLL软件对锁相环路中的环路滤波器进行仿真设计。VCO选择Hittite公司的HMC358MS8G芯片，其输出功率+11dBm，相噪-110dBc/Hz @100kHz。

2.4 混频输出

DDS倍频后输出的信号分别进入混频器与PLL产生的四个固定频点本振进行上变频。混频器采用基于GaAs工艺的双平衡混频器HMC220MS8，其中频工作范围为DC～4GHz，本振在5GHz～10GHz内时变频损耗为7dB，它本振到射频的隔离度为25dB，本振到中频的隔离度为28dB，输入1dB压缩点为8dBm左右。经过上变频后需要通过带通滤波器将混频产生的各项谐波以及泄露到射频段的本振信号滤除。带通滤波器选择采用定制的腔体滤波器，因其性能稳定可靠，带内幅频特性平坦，插入损耗小，带外抑制度高，可用于较大功率，能更好地滤除带外干扰信号，保证最终的频率输出低杂散。

3 实物图以及测试结果

本设计实物电路采用微波多层印制板电路结构，合理布局，将4路混频输出端分别布在了四个边角上，最大限度地减少了输出信号间的相互串扰。在整块电路板上采用多点，大面积就近接地，以避免地线上形成干扰。PCB板上每个引脚出都加了去耦电容以加强电路的抗噪性能。

实现的性能指标如下：

输出频段：6.5125～6.7375GHz、6.5875～ 6.8125GHz、6.6625～6.8875GHz、6.7375～6.962GHz

频率步进：1Hz

跳频速度：≤100ns

杂散抑制：≤-58dBc

以PLL产生本振为6.075GHz时为例，该路最终应输出6.5875～6.8125GHz频率，用频谱仪测量该路最终混频输出的频谱如图5所示。

该路输出频段内最大杂散点如图6所示，此时杂散抑制为-60dBc左右。

4 结束语

本文采用DDS结合倍频和上变频技术的方案实现了C波段宽带捷变频率综合器，该频率合成器具有频率切换速度快，步进小，工作频带宽，输出杂散低等特点，具有较高的工程应用价值。

参考文献：
　　[1]高玉良.现代频率合成与控制技术[M].北京:航空工业出版社,2002
　　[2]张大鹤,纪学军,李青平.小步进捷变频率合成器设计技术[J].无线电工程,2009,39(6):43-46
　　[3]李昂.X波段连续波雷达收发前端的设计与实现[D].成都：电子科技大学,2013
　　[4]陈之光,陶骏,田野,等.某型高杂散抑制捷变频率合成器研制[J].压电与声光,2013,35(1):132-135
　　[5]李军.X 波段微波倍频器的研制与一种频率源的设计[D].成都:电子科技大学,2004