微波EDA网,见证研发工程师的成长!
首页 > 硬件设计 > FPGA和CPLD > 基于CPLD的智能宽带去边沿抖动技术

基于CPLD的智能宽带去边沿抖动技术

时间:07-24 来源:互联网 点击:
智能去抖动方法的性能

从上面分析可以看出,只需用四个触发器加一个定时器即可,定时器的位数由CPLD时钟以及信号频率决定,一般做到八位就非常好了。相对于其他方法,该智能去抖动方法有以下优点:

(1)软硬件上花费资源很少,但性能很好;

(2)能准确界定和还原信号的正半周和负半周;

(3)可在较宽的频段里适用;

(4)不附带引入的相位偏移等任何破坏原信号的信息。

应 用

下面是该去抖动技术应用于模拟信号频率测量的实际情况。

模拟信号的测频方法比较多,以测周期方法为例。信号输入到CPLD后,进行电平比较,对于有边沿抖动的信号先用智能去抖动方法进行去抖动处理。然后对恢复信号进行边沿检测,启动计数,测量信号周期内信号计得的采样个数,即可测得信号周期,从而计算出信号频率。如果没有去除抖动,测量结果势必有非常大的误差。一个实际的频率测量电路如图5所示。



图5 频率测量电路框图

这里,前面的电路主要用于信号的匹配、放大和调理处理,CPLD与MPU 完成智能去抖动、测频和计算、显示功能。实际测量当中,对于20Hz~20kHz信号只需三个频段就能可靠解决抖动的问题。由于同时采用了分频方法,实际测量精度在频率高端达到1Hz。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top