基于FPGA的全数字锁相环路的设计

从图3中可见，当j＝0时，可逆计数器做加计数，若取模k＝24，则当计数值cq＝0000FH时，计数器产生进位脉冲(r1＝1)；当j＝1后，在下一个时钟的上升沿到来时，可逆计数器开始做减计数，当cq＝00000H时，产生借位脉冲（r2＝1）。改变模k便可延长或缩短可逆计数器产生进位脉冲和借位脉冲的时间。同时，由图1可知，可逆计数的加/减计数信号j是由鉴相器的输出信号ud控制的，而其进位脉冲r1和借位脉冲r2又分别与加/减脉冲控制器的i和d相接，用于控制其输出脉冲的序列。由图4可知，在无进位和借位脉冲时，加/减脉冲控制器对2Nf0时钟进行二分频。一旦可逆计数器有进位脉冲或借位脉冲输出时，作用到加/减脉冲控制器i或d端，便使其输出脉冲序列发生了变化。当可逆计数器输出一个进位脉冲时，使i＝1，则在i的下降沿到来之后，加/减脉冲控制器的输出端q插入一个脉冲，即在其输出序列中加入了半个周期；反之，当可逆计数器输出一个借位脉冲时，使d＝1，则在d的下降沿到来之后，q端删除一个脉冲，即在加/减脉冲控制器的输出序列中删去了半个周期。由以上对图3、4仿真波形的分析可知，变模可逆计数器和加/减脉冲控制器的逻辑功能符合设计要求。把全数字锁相环路的各部件连接起来进行系统仿真，可得其仿真波形如图5和图6所示。

其中图5是取k＝25时的系统仿真波形，由图中可见，u1和u2达到锁定状态时的仿真时间是175μs。图6是取k＝28时的系统仿真波形，在这种情况下，u1和u2达到锁定状态时的仿真时间是1.04ms。显然，模k愈大，环路进入锁定状态的时间愈长。

值得指出的是，在环路锁定状态下，由于可逆计数器的连续计数，或在噪声的干扰下，会产生进位和借位脉冲。如果k值取得太小，则可逆计数器因频繁地循环计数而产生进位或借位脉冲，这就导致了在环路的输出端出现相位抖动。为了减少这种相位抖动，k值必须取大于M/4。
由以上分析可知，模k的取值要适当。k取得大，对抑制噪声、减少相位抖动有利，但同时又加大了环路进入锁定状态的时间。反之，k取得小，可以加速环路的锁定，而对噪声的抑制能力却随之降低。

采用VHDL设计全数字锁相环路，具有设计灵活、修改方便和易于实现的优点，并能够制成嵌入式片内锁相环。该类数字锁相环路中计数器的模数可以随意修改。这样，就能够根据不同情况最大限度地、灵活地设计环路。